logic synthesis
HDL을 넷리스트,netlist(list of primitive gates)로 만드는 process? chk
논리합성이란,
RTL level의 HDL 코드를 gate level 논리회로,logic_circuit로 변환하는 과정.
합성 조건들이 명시된 제한조건(constraint)과 target_library가 사용됨.
constraint:
RTL level의 HDL 코드를 gate level 논리회로,logic_circuit로 변환하는 과정.
합성 조건들이 명시된 제한조건(constraint)과 target_library가 사용됨.
constraint:
합성되는 회로의 (목표 동작 주파수(주파수,frequency), 면적, clock signal 사양(명세,specification), I/O signal 사양, 환경변수,environment_variable, 설계규칙) 등 논리합성에 사용될 각종 조건들.
type library:합성에 사용되는 라이브러리,library. 특정 회사의 FPGA device, 또는 특정 회사의 cell library.
논리합성의 세 단계:synthesis = translation + logic optimization + mapping
- HDL code를 읽어 문법오류(grammatiral error?)를 분석하고 구문을 해석하여(syntactic_analysis?) 논리게이트,logic_gate로 변환하는 단계
- 최적화알고리듬,optimization_algorithm을 적용하여 회로를 간소화(단순화,simplification)하는 최적화,optimization 단계
- 셀라이브러리,cell_library?로 매핑하는 단계
MKL
하드웨어기술언어,hardware_description_language,HDL
logic_simulation - 논리시뮬레이션,logic_simulation? - w
베릴로그,Verilog
시스템베릴로그,SystemVerilog
VHDL
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시스템베릴로그,SystemVerilog
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