logic synthesis

HDL을 넷리스트,netlist(list of primitive gates)로 만드는 process? chk

논리합성이란,
RTL level의 HDL 코드를 gate level 논리회로,logic_circuit로 변환하는 과정.
합성 조건들이 명시된 제한조건(constraint)과 target_library가 사용됨.
constraint:
type library:
논리합성의 세 단계:

1. HDL code를 읽어 문법오류(grammatiral error?)를 분석하고 구문을 해석하여(syntactic_analysis?) 논리게이트,logic_gate로 변환하는 단계
   
2. 최적화알고리듬,optimization_algorithm을 적용하여 회로를 간소화(단순화,simplification)하는 최적화,optimization 단계
   
3. 셀라이브러리,cell_library?로 매핑하는 단계
   

// via lyh 1. 12:40

//logic synthesis ... logic synthesis logic synthesis

MKL
하드웨어기술언어,hardware_description_language,HDL
logic_simulation - 논리시뮬레이션,logic_simulation? - w
베릴로그,Verilog
시스템베릴로그,SystemVerilog
VHDL

Refs:
lyh: Verilog HDL 응용 설계 금오공과대학교 이용환 http://kocw.net/home/cview.do?cid=71a39a5df865ab98

Up:
합성,synthesis