half adder
반가산기
절반덧셈기
반가산기
절반덧셈기
반덧셈기 보다는 절반덧셈기 가 나을 듯
Rationale: 반- 은 半 뿐만 아니라 反 등을 연상시킴, 半조차도 half가 아닌
semi-등 여러 뜻이 있는지라 절반으로 하는 게 좋겠음
까지는 할 필요 없을 듯. 이상함. 그냥 반덧셈기로 결정
Rationale: 반- 은 半 뿐만 아니라 反 등을 연상시킴, 半조차도 half가 아닌
semi-등 여러 뜻이 있는지라 절반으로 하는 게 좋겠음까지는 할 필요 없을 듯. 이상함. 그냥 반덧셈기로 결정
Verilog ¶
// from http://kocw.net/home/cview.do?cid=56d5221ba0d07375 1. 11:22
module half_adder2(a, b, sum, cout); input a, b; output sum, cout; assign cout = a & b; assign sum = a ^ b; endmodule
from N-bit Adder Design in Verilog - FPGA4student.com
https://www.fpga4student.com/2017/07/n-bit-adder-design-in-verilog.html
https://www.fpga4student.com/2017/07/n-bit-adder-design-in-verilog.html
module half_adder(x,y,s,c); input x,y; output s,c; assign s=x^y; assign c=x&y; endmodule // half adder
![[https]](/wiki/imgs/https.png)
